اثر تخلیه پلی‌سیلیکون

اثر تخلیه پلی‌سیلیکون (به انگلیسی: Polysilicon depletion effect) پدیده‌ای است که در آن تغییرات ناخواسته ولتاژ آستانه افزاره‌های ماسفت با استفاده از پلی‌سیلیکون به عنوان ماده گیت مشاهده می‌شود که منجر به رفتار پیش‌بینی نشده مدار الکترونیکی می‌شود.^[۱] به‌دلیل این تنوع، گیت‌های فلز-دی‌الکتریک با کاپای بالا (HKMG) برای حل این مشکل معرفی شدند.

سیلیکون پلی‌کریستالی که پلی‌سیلیکون نیز نامیده می‌شود، ماده‌ای است که از بلورهای کوچک سیلیکون تشکیل شده است. دومی با سیلیکون تک‌بلورین مورد استفاده برای الکترونیک نیم‌رسانا و سلول‌های خورشیدی و با سیلیکون اَریخت که برای افزاره‌های فیلم نازک و سلول‌های خورشیدی استفاده می‌شود، متفاوت است.

انتخاب مواد گیت

اتصال گیت ممکن است از پلی‌سیلیکون یا فلز باشد، قبلاً پلی‌سیلیکون به فلز انتخاب می‌شد زیرا رابط بین پلی‌سیلیکون و اکسید گیت (SiO₂) مطلوب بود. اما رسانایی لایه پلی‌سیلیکون بسیار کم است و به دلیل این رسانایی کم، انبارش (به انگلیسی: accumulation) بار کم است که منجر به تأخیر در تشکیل کانال و در نتیجه تاخیرهای ناخواسته در مدارها می‌شود. لایه پلی با ناخالصی نوع N یا نوع P آلاییده است تا مانند یک رسانای کامل عمل کند و تأخیر را کاهش دهد.

معایب گیت پلی‌سیلیکونی آلاییده

V_gs = ولتاژ گیت
V_th = ولتاژ آستانه
⁺n = ناحیه N بسیار آلاییده

در شکل ۱(الف) یک ترانزیستور اِنماس مشاهده می‌شود که اکثر حامل‌های آزاد به‌دلیل عدم وجود میدان الکتریکی خارجی در سراسر ساختار پراکنده شده‌اند. هنگامی که یک میدان مثبت بر روی گیت اعمال می‌شود، حامل‌های پراکنده خود را مانند شکل ۱(ب) مرتب می‌کنند، الکترون‌ها به سمت پایانه گیت نزدیک‌تر می‌شوند اما به دلیل پیکربندی مدار-باز آنها شروع به جریان نمی‌کنند. درنتیجه جداسازی بارها، یک ناحیه تخلیه روی سطح‌مشترک پلی‌سیلیکون-اکسید تشکیل می‌شود که تأثیر مستقیمی بر تشکیل کانال در ماسفت‌ها دارد.^[۲]

در اِنماس با گیت پلی‌سیلیکونی ⁺n، اثر تخلیه پلی با اثر ترکیبی میدان ve(+) یون‌های دهنده (N_D) و میدان ve(+) اعمال شده خارجی در پایانه گیت به تشکیل کانال کمک می‌کند. اساساً انبارش ve(+) یون‌های دهنده باردار (N_D) روی پلی‌سیلیکون تشکیل کانال وارونگی را افزایش می‌دهد و هنگامی که $V gs > V th$ یک لایه وارونگی تشکیل می‌شود، که در شکل ۱ (ب) قابل مشاهده است. جایی که کانال وارونگی از یون‌های گیرنده (N_A) (حامل اقلیت) تشکیل شده است.^[۳] تخلیه پلی‌سیلیکون می‌تواند به‌صورت جانبی در ترانزیستور بسته به فرایند ساخت متفاوت باشد، که می‌تواند منجر به تغییرپذیری قابل‌توجه ترانزیستور در ابعاد خاص ترانزیستور شود.^[۴]

گیت‌های فلزی دوباره معرفی‌شده

به دلیل بالا، با پایین آمدن افزاره‌ها در مقیاس‌بندی (گره‌های ۳۲–۲۸ نانومتری)، گیت‌های پلی با گیت‌های فلزی جایگزین می‌شوند. فناوری زیر به عنوان یکپارچه‌سازی گیت فلز-دی‌الکتریک با کاپای-بالا (HKMG) شناخته می‌شود.^[۵]^[۶] در سال ۲۰۱۱ اینتل یک بسته‌رسانه‌ای (به انگلیسی: press-kit) در مورد روش‌های ساخت گره‌های مختلف منتشر کرد که نشان دهنده استفاده از فناوری گیت فلزی بود.^[۷]

پلی‌سیلیکون آلاییده قبلاً به‌عنوان ماده گیت در افزاره‌های ماس ترجیح داده می‌شد. پلی‌سیلیکون‌ها به عنوان این که تابع کار آنها با زیرلایه Si مطابقت دارد (که منجر به ولتاژ آستانه پایین ماسفت می‌شود) استفاده شد. گیت‌های فلزی در زمانی که دی‌الکتریک‌های SiO₂ با دی‌الکتریک‌های با کاپای-بالا مانند اکسید هافنیُم به عنوان اکسید گیت در جریان اصلی فناوری سیماس جایگزین شدند، دوباره معرفی شدند.^[۸] همچنین در میانجی با گیت دی‌الکتریک، پلی‌سیلیکون یک لایه SiO_x را تشکیل می‌دهد. علاوه بر این، احتمال زیادی برای اتصال سطح فرمی وجود دارد.^[۹] بنابراین اثر پلی آلاییده کاهش نامطلوب ولتاژ آستانه است که در طول شبیه‌سازی مدار در نظر گرفته نشده است. به منظور اجتناب از این نوع تغییر در v_th ماسفت، در حال حاضر گیت فلزی بر پلی‌سیلیکون ترجیح داده می‌شود.

جستارهای وابسته

منابع

↑ Rios, R.; Arora, N.D. (1994). "An analytic polysilicon depletion effect model for MOSFETs". IEEE Electron Device Letters. 15 (4): 129–131. doi:10.1109/55.285407.
↑ Rios, R.; Arora, N.D. (1994). "Modeling the polysilicon depletion effect and its impact on submicrometer CMOS circuit performance". IEEE Transactions on Electron Devices. 42 (5): 935–943. doi:10.1109/16.381991.
↑ Schuegraf, K.F.; King, C.C.; Hu, C. (1993). "Impact of polysilicon depletion in thin oxide MOS technology" (PDF). Proceedings International Symposium: VLSI Technology Systems and Applications. pp. 86–90.
↑ H. P. Tuinhout, A. H. Montree, J. Schmitz and P. A. Stolk, Effects of gate depletion and boron penetration on matching of deep submicron CMOS transistors, IEEE International Electron Device Meeting, Technical Digest pp. 631-634, 1997.
↑ "ARM, IBM, Samsung, GLOBALFOUNDRIES and Synopsys Announce Delivery of 32/28nm HKMG Vertically Optimized Design Platform". news.synopsys.com (به انگلیسی). Archived from the original on July 14, 2016. Retrieved 2022-05-04.
↑ "Global Foundries". Archived from the original on 2013-05-09. Retrieved 2012-03-28.
↑ "From Sand to Silicon: The Making of Chip" (Press release). Intel Technology. Nov 11, 2011. Retrieved 2013-06-08.
↑ Chau, Robert (Nov 6, 2003). "Gate Dielectric Scaling for CMOS: from SiO₂/PolySi to High-K/Metal-Gate" (Press release). Intel Technology. Retrieved 2013-06-08.
↑ Hobbs, C.C.; Fonseca, L. R. C.; Knizhnik, A. (2004). "Fermi-level pinning at the polysilicon/metal oxide interface-Part I". IEEE Transactions on Electron Devices. 51 (6): 971–977. doi:10.1109/TED.2004.829513.

[1] Rios, R.; Arora, N.D. (1994). "An analytic polysilicon depletion effect model for MOSFETs". IEEE Electron Device Letters. 15 (4): 129–131. doi:10.1109/55.285407.

[2] Rios, R.; Arora, N.D. (1994). "Modeling the polysilicon depletion effect and its impact on submicrometer CMOS circuit performance". IEEE Transactions on Electron Devices. 42 (5): 935–943. doi:10.1109/16.381991.

[3] Schuegraf, K.F.; King, C.C.; Hu, C. (1993). "Impact of polysilicon depletion in thin oxide MOS technology" (PDF). Proceedings International Symposium: VLSI Technology Systems and Applications. pp. 86–90.

[4] H. P. Tuinhout, A. H. Montree, J. Schmitz and P. A. Stolk, Effects of gate depletion and boron penetration on matching of deep submicron CMOS transistors, IEEE International Electron Device Meeting, Technical Digest pp. 631-634, 1997.

[5] "ARM, IBM, Samsung, GLOBALFOUNDRIES and Synopsys Announce Delivery of 32/28nm HKMG Vertically Optimized Design Platform". news.synopsys.com (به انگلیسی). Archived from the original on July 14, 2016. Retrieved 2022-05-04.

[6] "Global Foundries". Archived from the original on 2013-05-09. Retrieved 2012-03-28.

[7] "From Sand to Silicon: The Making of Chip" (Press release). Intel Technology. Nov 11, 2011. Retrieved 2013-06-08.

[8] Chau, Robert (Nov 6, 2003). "Gate Dielectric Scaling for CMOS: from SiO₂/PolySi to High-K/Metal-Gate" (Press release). Intel Technology. Retrieved 2013-06-08.

[9] Hobbs, C.C.; Fonseca, L. R. C.; Knizhnik, A. (2004). "Fermi-level pinning at the polysilicon/metal oxide interface-Part I". IEEE Transactions on Electron Devices. 51 (6): 971–977. doi:10.1109/TED.2004.829513.

[۱]

[۲]

[۳]

[۴]

[۵]

[۶]

[۷]

[۸]

[۹]